Повышение производительности памяти в эпоху DDR5: введение в режимы обучения DDR

Аналитики прогнозируют, что в ближайшие годы DDR5 будет доминировать на рынке DRAM. Как откалибровать DDR для максимальной производительности памяти?

Cadence Design Systems недавно выпустила проверенный на кремнии IP для стандартов памяти DDR5 и LPDDR5 DRAM по процессу TSMC N5.

Новый мультистандартный IP предназначен для таких приложений, как центры обработки данных, хранилища, искусственный интеллект / машинное обучение (AI / ML) и гипермасштабируемые вычисления. Поддержка протоколов DDR5 и LPDDR5 делает новый IP однокристальным решением, которое можно использовать в продуктах с различными требованиями к DRAM.

По данным SK Hynix, к 2024 году ожидается, что DDR5 с ее высокой скоростью передачи данных будет занимать до 43% мирового рынка DRAM. Одним из ключевых методов, которые делают высокую скорость передачи данных DDR5 реальностью, является выравнивание с обратной связью по решению (DFE).

В этой статье мы рассмотрим еще один важный метод, а именно концепцию калибровки DDR, которая обеспечивает оптимальную производительность этого интерфейса памяти.

Топология Т-образного ответвления

В этой конфигурации, которая обычно используется с микросхемами DDR2, линии CLK / команд / адреса направляются в центральную точку, а затем распределяются от этого центрального узла к различным микросхемам DRAM. Это позволяет нам согласовывать длину трассировки для строк CLK / команд / адресов при обмене данными с различными микросхемами памяти в системе.

Практически такая же задержка распространения сигналов CLK / команда / адрес упрощает процедуру проектирования. Однако топология Т-образного ответвления увеличивает емкостную нагрузку этих сигнальных линий.

Пролетная топология

Альтернативным решением является топология наезда, используемая с DDR3 и новыми поколениями технологии DDR. Топология обхода включает структуру гирляндной цепи при маршрутизации тактовых, командных и адресных линий от контроллера к микросхемам DRAM.

Обратите внимание, что сигналы данных (DQ) и стробоскопы (DQS) соединены в звездообразной конфигурации, как и в случае соединения с Т-образным ответвлением. Используя конфигурацию «пролетного пути», мы можем легче справляться с повышенной емкостной нагрузкой, поскольку время прихода сигналов на разные микросхемы DRAM немного отличается.

Поскольку сигналы встречаются с входной емкостью микросхем DRAM в несколько разное время, общая емкостная нагрузка проявляется как распределенная нагрузка для этих сигналов. Следовательно, для данной емкости системной памяти емкостная нагрузка эффективно снижается, и, следовательно, улучшаются целостность сигнала и скорость передачи данных.

Обратной стороной этого метода является то, что управляющие и адресные сигналы, соединенные в цепочку, испытывают большую задержку по сравнению с сигналами данных и стробированием, которые имеют более короткое двухточечное соединение. Кроме того, управляющие и адресные сигналы поступают в разные DRAM в разное время. На скоростях выше 1 ГГц эти временные сдвиги могут затруднить выполнение требований по времени установления / удержания сигнала.

Чтобы решить эту проблему, интерфейсы памяти с высокой пропускной способностью, такие как DDR4 и DDR5, используют режимы обучения для измерения временного сдвига дорожек печатной платы. Имея временной сдвиг, контроллер может вводить соответствующую задержку для сигналов данных, передаваемых от контроллера к DRAM, чтобы данные приходили с хорошо понятным временным соотношением по отношению к командным и адресным сигналам.

Один из таких режимов обучения - выравнивание записи.

Написать выравнивание

Для надежной операции записи край стробирующего сигнала (DQS) должен находиться в пределах заранее заданной окрестности фронта тактового сигнала. При использовании пролетной топологии синхронизирующий сигнал с последовательным подключением имеет большую задержку по сравнению со стробирующим сигналом, который имеет более короткое двухточечное соединение. Для согласования этих двух сигналов DDR3 и более новые поколения DDR предлагают режим обучения с выравниванием записи.

В этом режиме, который происходит во время инициализации устройства, контроллер постоянно отправляет строб-сигналы в конкретную DRAM. Когда DRAM получает стробирующий сигнал, он производит выборку тактового сигнала и возвращает его значение по шине данных обратно в контроллер.

В начале выравнивания записи возвращаемое значение равно нулю, потому что тактовый сигнал испытывает большую задержку. Контроллер будет вносить все больше и больше задержек в сигнал DQS, пока он не заметит переход от нуля к единице на шине данных. На этом этапе контроллер заблокирует эту калиброванную настройку задержки и будет использовать ее для будущих операций записи.

Контроллер вносит эту задержку в сигналы данных и строба при выполнении операций записи. Это устранение перекоса заставит данные и управляющие сигналы поступать на входы DRAM с соответствующим временем. На следующем рисунке показан режим обучения с выравниванием записи.

Обратите внимание, что разница между тактовой частотой и DQS не одинакова для разных микросхем DRAM. Следовательно, выравнивание записи должно выполняться для каждой DRAM в системе.

Режимы обучения DDR5

DDR5 поддерживает несколько различных режимов обучения, которые существенно влияют на ее возможности с высокой скоростью передачи данных. Шаблоны данных, связанные с обучением чтению DDR5, включают в себя программируемый последовательный шаблон по умолчанию, простой шаблон тактового сигнала и шаблон, сгенерированный регистром сдвига с линейной обратной связью (LFSR), который можно использовать для получения более надежного временного запаса при работе с данными DDR5 high. тарифы.